RTL(Verilog/HLS)変換
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学習が完了したネットは結果パラメータに基づいて、ユーザ側で自由に実装可能ですが、
BinaryBrainでも若干のサポート関数を備えています。

.. automodule:: binarybrain.verilog
   :members:
   :show-inheritance:

.. automodule:: binarybrain.hls
   :members:
   :show-inheritance:

.. 
 :undoc-members:
 dump_verilog_lut_layers 関数
  -----------------------------------
 .. automethod:: binarybrain.verilog.dump_verilog_lut_layers
 dump_verilog_lut_cnv_layers 関数
 -----------------------------------
 .. automethod:: binarybrain.verilog.dump_verilog_lut_cnv_layers